Projet Ep-Atr

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Actions industrielles

Projet Cairn, convention France Télécom-Cnet/Inria
n°195C0870000MPR011 (4/95-4/98)



Participants : Thierry Gautier , Paul Le Guernic , Irina Smarandache


 
Résumé : Le projet Cairn («Codesign d'Applications Irrégulières et Régulières par Niveaux»), action de France Télécom-Cnet, regroupe les projets Api et EP-ATR, sur le thème de la conception conjointe logiciel/matériel en utilisant les langages Signal et Alpha.

Le travail sur le projet Cairn, mis en place dans le cadre des consultations thématiques de France Télécom-Cnet sur le thème «Techniques et outils pour la conception conjointe logiciel/matériel (codesign)», a débuté il y a bientôt trois ans. Cette action regroupe les projets Api et EP-ATR et porte sur l'utilisation conjointe des langages Signal et Alpha pour la spécification, la simulation et la réalisation matérielle et logicielle d'une application [22]; l'accent est mis plus particulièrement sur la conception d'applications embarquées de traitement de signal et d'images, pour lesquelles on peut tirer profit des propriétés complémentaires des deux langages.

Les points de recherche suivants ont donc été abordés :

Concernant le premier point mentionné ci-dessus, deux niveaux d'interfaçage entre les langages Signal et Alpha ont été étudiés et simulés en utilisant le langage C. L'étude théorique de l'interfaçage a généré par ailleurs la nécessité d'étendre les langages avec des concepts nouveaux. Dans ce cadre, les transformations affines [28] d'horloges ont été étudiées et implémentées en Signal; elles sont l'objet de la thèse d'I. Smarandache, en cours de finalisation.

Projet Reutel, convention MEN/Inria n°295A5040000MC011 (11/95-11/97)



Participants : Albert Benveniste , Paul Le Guernic , Jean-Pierre Talpin


Résumé : Le projet Reutel (programme Arctica du Ministère de l'Industrie : «Outils et techniques pour applications de télécommunications réutilisables») a pour objectif l'intégration d'outils permettant le développement d'applications distribuées et sûres en télécommunications.

Dans le cadre du projet Reutel, financé par le programme Arctica du Ministère de l'Industrie, nous avons défini un langage de spécification permettant de décrire l'interaction entre les composants ou objets d'une application distribuée temps réel, BDL. L'objectif du projet Reutel est l'intégration d'outils de compilation, de vérification, de test pour le développement d'applications distribuées temps réel en télécommunications. L'établissement d'un modèle formel de ce type d'application est l'activité centrale du projet.

EdF, conventions EDF-Inria n°196C5030031307011 (8/96-2/97) et n°197C4460031307011 (5/97-11/97)

 

Participants : Patricia Bournai , Michel Le Borgne , Paul Le Guernic , Hervé Marchand


Résumé : Deux nouvelles conventions avec EDF ont été mises en place, dans la suite des collaborations antérieures : l'une concerne le développement d'un outil de démonstration d'une méthode de synthèse d'automatismes; la seconde a pour but l'étude des systèmes dynamiques polynomiaux sous observations partielles.

Suite à la convention Inria-EDF, entamée en décembre 1993 (avec Mazen Samaan, de la direction des études et recherches, Département Contrôle Commande des Centrales), concernant la conception d'automates de contrôle de postes de transformation électrique, deux nouvelles conventions avec EDF ont été signées. La première concerne le développement d'un outil de démonstration de la méthode de synthèse d'automatismes, méthode qui était l'objet de la convention entamée en 1993. Cet outil permet de spécifier des automatismes décrits en Signal, d'exprimer des propriétés sur ces programmes ainsi que des objectifs de contrôle; ces propriétés peuvent ensuite être vérifiées ou synthétisées par le logiciel de calcul formel Sigali (voir section [*]). De plus, une fois le contrôleur obtenu, il est possible que les équations de contraintes supplémentaires ne soient pas suffisantes pour déterminer de façon unique les entrées du processus à contrôler; un solveur automatique d'équations algébriques a donc été développé permettant de résoudre pas à pas l'indéterminisme de manière à simuler le système contrôlé. La seconde convention concerne l'étude des systèmes dynamiques polynomiaux sous observations partielles. En général, dans les systèmes que l'on cherche à contrôler, toutes les variables modélisant le système sont observables, c'est-à-dire que leur valeur est disponible à tout instant pour le contrôle, or dans la réalité, cette situation idéale est exceptionnelle, l'observateur extérieur n'a accès qu'à un sous-ensemble des variables du système. Cette étude a donc porté sur les problèmes que pouvait engendrer la non observabilité de certaines composantes du système.

Projet Esprit Sacres, convention n°195C4170031307006 (11/95-11/98)

 

Participants : Jean-René Beauvais , Albert Benveniste , Loïc Besnard , Thierry Gautier , Roland Houdebine , Paul Le Guernic , Sylvain Machard , Éric Rutten , Yan-Mei Talpin-Tang


Résumé : Le projet Esprit Sacres («Safety Critical Embedded Systems: From Requirements to System Architecture») a pour objectif, dans une perspective de commercialisation de ses résultats, de fournir aux concepteurs de systèmes critiques embarqués une nouvelle méthodologie permettant de réduire significativement le risque d'erreurs et le temps de conception. L'approche proposée est multi-formalisme et s'appuie sur des outils industriels existants, Statemate et Sildex notamment, pour lesquels des outils de vérification formelle et de génération de code réparti doivent être intégrés. Le vecteur de cette intégration est le format commun DC+.

Présentation générale

Le projet Esprit 20897 IT (R&D) Sacres a débuté en novembre 1995. Il regroupe les organismes suivants : Siemens (RFA), British Aerospace (Grande-Bretagne), i-Logix (Grande-Bretagne), Inria (France), Offis (RFA), Snecma (France), TNI (France) et le Weizmann Institute (Israël) (ainsi que SNI (RFA), jusqu'en mars 1997).

Le but du projet est de fournir aux concepteurs de systèmes embarqués, en particulier de systèmes critiques sûrs de fonctionnement, une meilleure méthodologie de conception permettant de réduire significativement tant le risque d'erreurs que le temps de conception. Pour cela, la validation des spécifications initiales doit se faire à l'aide d'outils de vérification formelle intégrés, et les phases de génération de code, réparti notamment, doivent être automatisées.

L'approche proposée est multi-formalisme. Elle s'appuie sur un certain nombre d'outils existants : Statemate/Statecharts, Sildex/Signal, Sildex/ Grafcet, Timing Diagrams. Les résultats du projet devront pouvoir être commercialisés par les partenaires industriels vendeurs (i-Logix et TNI) et utilisés avec succès par les partenaires industriels uilis!tewrs (British Aerospace, Siemens et Snecma).

L'architecture de l'environnement Sacres, illustrée dans la figure [*], montre qu'entre les langages à la disposition des utilisateurs, les outils de vérification, de validation et ceux de génération de code, le format d'échange DC+ joue un rôle central.


   Figure: Architecture globale de l'environnement Sacres

\begin{figure} \centerline { \psfig {figure=sacres.eps,height=12cm} }\end{figure}


Le format d'échange DC+

Le format DC+, issu des travaux du projet européen Synchron, sert de vecteur commun de représentation, pour des programmes (et des propriétés) décrits complètement ou partiellement à l'aide de Signal ou de Statecharts, et à destination d'outils de vérification et de génération de code.

Organisation en sous-formats


  Figure:   L'architecture DC+

\begin{figure} \centerline { \psfig {figure=dc.eps,height=10cm} }\end{figure}


Différents niveaux de DC+, ou sous-formats, ont été identifiés (voir figure [*]). La caractérisation de ces différents niveaux et des transformations inter-niveaux (ou inter-formats), a pour objectif d'adapter une représentation aux fonctions qui peuvent lui être appliquées.

Ainsi, le sous-format bDC+ (pour «boolean DC+»), dans lequel les horloges, représentées comme des flots booléens, sont organisées en une hiérarchie pour laquelle il existe une horloge maîtresse, est le point d'entrée adéquat pour des outils s'appuyant sur la hiérarchie des horloges, comme par exemple des générateurs de code.

Le sous-format STS (pour «Symbolic Transition Systems») de bDC+, dans lequel la hiérarchie des horloges est plate (le statut présent/absent d'un signal est défini à tout instant par un booléen), est utilisé en entrée d'outils de vérification.

Les transformations inter-formats, DC+ $\rightarrow\ $ bDC+ et bDC+ $\rightarrow\ $ STS ont été définies et mises en oeuvre.

La transformation DC+ $\rightarrow\ $ bDC+ consiste en :

La transformation bDC+ $\rightarrow\ $ STS consiste alors en :

La machine virtuelle DC+

La machine virtuelle permettant d'utiliser DC+ se présente comme un ensemble de fonctionnalités qui permettent de construire, transformer et accéder à un modèle d'application en DC+. La mise en oeuvre de la machine virtuelle se fait en collaboration avec la société TNI, par la définition d'une interface procédurale pour la représentation des arbres abstraits, ainsi qu'une interface procédurale pour la représentation des graphes [39,40].

Les fonctionnalités suivantes ont été mises en oeuvre dans la machine virtuelle DC+ (les développements sont partagés avec la société TNI) :

Nous avons réalisé, dans un premier temps, une mise en oeuvre de la machine virtuelle s'appuyant sur la structure de représentation de graphe propre à l'environnement Signal. Cette première mise en oeuvre a été réalisée afin d'offrir rapidement, aux partenaires du projet Sacres, une chaîne complète de compilation intégrant les transformations inter-formats et la génération de code séquentiel. L'environnement Signal dispose donc désormais d'un générateur de code DC+.
La deuxième mise en oeuvre de la machine virtuelle utilise les interfaces procédurales définies avec TNI. Afin de réutiliser les fonctionnalités développées autour du langage Signal, des interfaces sont en cours de développement.

Activités dans le cadre du projet

Nos activités dans Cacre{ /nt porté cette année notamment sur les points suivants :

Projet Esprit Syrf, convention n°197G04900MPG211 (1/97-12/99)

 

Participants : Albert Benveniste , Olga Kouchnarenko , Paul Le Guernic , Sophie Pinchinat


Résumé : Le projet Esprit Syrf («Synchronous Reactive Formalisms») a pour objet de développer des études autour des formalismes synchrones dans un cadre coopératif industriel et de recherche initié dans le projet Eureka Synchron.

Le projet Esprit Syrf 22703 complète les travaux des projets européens Synchron et Sacres.

Les participants sont l'Inria (projets Spectre de Grenoble, Meije de Sophia-Antipolis et EP-ATR de Rennes), le German National I.T. Research Institute, la compagnie suédoise Logikkonsult, l'institut de recherche suédois de l'Université de Linköping, la compagnie Schneider-Électrique France, la compagnie suédoise Saab Military Aircraft et Électricité de France.

Il a pour objectifs :

Le projet EP-ATR est plus particulièrement impliqué dans les thèmes suivants :

Techniques symboliques pour la manipulation d'automates.

Ce thème général recouvre l'utilisation de moteurs de technologie BDD ou autre pour la résolution de problèmes tels que : vérification, test, calculs d'abstractions, synthèse de contrôleurs.

Génération de code réparti.

Il s'agit évidemment d'un thème important pour le projet, c'est également un des thèmes majeurs pour EP-ATR dans le projet Esprit Sacres.

Du synchrone à la concurrence vraie.

Il s'agit d'une direction de travail assez nouvelle, liée à la génération de code réparti, mais aussi aux travaux conduits dans le cadre de la coopération Reutel-2000 avec Alcatel-Alsthom-Recherche. L'objectif est de comprendre comment basculer d'un point de vue synchrone vers un point de vue radicalement asynchrone, où le temps est vu comme un ordre partiel, et vice-versa.

Hardware et co-design.

L'effort portera sur les liens entre formalismes synchrones et VHDL ou Verilog.

Études de cas proposées par EDF.

Il s'agit soit d'études de type architectural, soit de l'utilisation des techniques de synthèse de contrôleur dans le cadre de la conduite d'une centrale.

Motorola, convention Motorola/Inria n°196A53800000MC005 (7/96-1/97)



Participants : Michel Allemand , Patricia Bournai , Apostolos Kountouris , Paul Le Guernic , Jean-Christophe Le Lann , Christophe Wolinski , François Bodin (projet Caps), André Seznec (projet Caps), François Charot (projet Api)


Résumé : Une étude menée en partenariat avec Motorola avait pour but l'exploration du modèle synchrone pour le prototypage de composants matériels.

Nous avons mené, avec les projets Inria Caps, Api et Meije, une collaboration avec Motorola (Austin) dans le domaine de la conception de composants matériels.

L'objectif de l'étude était de montrer que le modèle synchrone permet un prototypage rapide et sûr de composants matériels, ce qui diminue ainsi le temps de cycle de conception. L'étude a donné lieu à la définition d'une méthodologie pour la conception de matériel basée sur le langage Signal.

TNI

 
Résumé : La société TNI, qui développe et commercialise l'environnement Sildex pour Signal, est un partenaire associé à nombre de nos activités.

Nous collaborons étroitement avec la société TNI, qui assure l'industrialisation de Signal à travers l'environnement Sildex. Un axe essentiel de cette collaboration concerne la diffusion du synchrone en général, et en particulier des outils développés d'un côté et de l'autre autour de Signal.

Notre collaboration avec TNI s'effectue également au sein du projet européen Sacres.



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